【转】说说Timing这回事 – sangreal

Intro

问:霉臭用什么基准来试验的FPGA设计停止控告?

  1. 功用独特的;

  2. 时序收敛;

  3. 资源耗费少。

时序收敛,就是说,时期 Closure,这刻薄的设计的时准则可以安抚销路。。故,一并加工分为两分开。:

  1. 工夫序列销路的征募

  2. 讨论会工夫序列销路

Timing Constraints Classes

工夫序列销路的征募通常是由一并体系线路的外界环境来确定的,譬如:

  • FPGA的一并线路体系的打卡超速有多快?

  • FPGA输入消息是稍许的钟同时性动机或稍许的钟异步动机。

  • FPGA输入消息所需的频率

  • 输入/输入消息与打卡的评定相位相干

总结是你这么说的嘛!销路,失掉了FPGA鼻涕虫的三种时序约束。:

  • 一圈(打卡一圈约束):约束用相同的打卡驱动力的记录(或同时性器件)所能应用的最低限制打卡频率来使安全FPGA内侧的同时性动机的采样工夫与拿工夫。

  • Offset:带有打卡采样消息的约束(偏移量) 或打卡输入消息(偏移量) out)时打卡与消息的评定相差来使安全FPGA采样消息的创办工夫与下一级鼻涕虫失掉消息的采样工夫。

  • Pad to Pad:当输入消息进入FPGA后没及格稍微同时性器件(即由打卡驱动力的器件如记录、布拉姆等,逻辑使结合后才输入,Pad to 从垫…..约束用于确保内侧的推延。。

有三血统型的约束,它能表现内部整体的的稍微可能性必要条件。,并清晰地地解说终极设计必要B的时序销路。,FPGA履行器将铺和电缆按此销路,并放量安抚销路。Xilinx有很多地文档阐明办法汇编时序约束。。这边要强调的稍许的是:工夫序列约束是外界环境的复印。,接下来是规划和线路器的销路。。时序约束通知器等等动机是由upstrea假定的,反转使获得座位手段必要哪样的输入?,FPGA使掉转船头器才好按照此基准来并联、规划、线路,时序线路的设计在实践线路中可以经常地任务。。

Timing Constraint File

这边有稍许的钟误会必要廓清。:大多数人以为,时序约束写在UCF纵列,其实,在UCF的时序约束的规划和用无线电波传送的只法案稍许的钟角色。为了跑到最适宜的的工夫序列功能,朕要从片面启动开动。轻视是赛灵思公司 XST,时序约束都可以加到Synplify或争吵并联。在分解加工说话中肯时序约束的添加使分解,这么大的在规划线路时就更轻易讨论会工夫序列销路了。

Debug

设计工夫序列的非收敛性通常有以下景象:

  • 讨论线路完整的,纵然有timing error;

  • PAR讨论终止规划和线路,由于它是不值得讨论的性使掉转船头工夫。;

  • Timing Analyzer讨论显示设计的timing 得分缺点0。;

  • 在实践线路板上的时打卡速率FPGA是不经常地的。,压下打卡速率FPGA经常地任务

假定打卡频率压下,FPGA就任务得好的。,时讨论没显示时违法。,有十足的说辞疑问工夫限制局限困难。,要仔细商量和满的约束一并设计。。

而且在设计的工夫 颠倒的,朕该怎么办?最简略的,黑眼圈和黑眼圈,让器处理:把map, 出力的PAR和争吵器 程度提到高地的,但总而言之,散布音响效果别客气清晰的。。朕必要选择辨别的办法来专一性地应用辨别的状态。。辨析几种共有权状态:

时讨论显示,已确定的净线路推延工夫特殊长。

经过FPGA Cross 在摸索中找到下面所说的事网。假定输入和输入的间隔真的很长,那是片刻成绩的总算。,处理职位成绩,你必要反省为什么器把这两个纵列放在这么远的片刻。,这是稍许的钟相关性的逻辑规划成绩。,或许由于PIN锁引起争吵的逻辑成绩。

共有权的处理方案是将重现记录重现到预缓缓地变化或发展记录。。充当顾问Xilinx AR9410。

假定是由于输入/输入端衔接的记录被Pack到IOB中引起记录无法免职,而且你可以应用IOB =虚伪的约束将对齐在片 在逻辑。

时序讨论显示了很多地逻辑缓缓地变化或发展。,这些程度的延误将不会特殊长。

假定LUT到LUT的缓缓地变化或发展太高,而且你可以应用XST对齐率先 均衡功用。假定还不克不及安抚,您可能性必要人工控制评定结成逻辑。,在怀抱拔出一级记录,并修正争吵相关性信号,相关性消息的推延相干性。争吵办法指的是赛灵思 AR9417。假定监禁太长,而且思索两个较小的对立面/蝰蛇串联连接的应用。。当以为参加比赛的人逻辑是铅直改编乐曲的。,当它非常稍许的钟列时,进入会引起更长的推延。,你必要每件东西留意监禁的大量。。

充当顾问Xilinx AR9412。

Hold Violation

Hold 不规则通常由门控英国大学的禁足处罚排队。 打卡的出现。在反省设计中不应用门控英国大学的禁足处罚打卡。。门控英国大学的禁足处罚打卡通常由对立面来重行分配。。尽量性应用FPGA给予的打卡资源。,尝试应用DCM做更正错误。

偏移约束不快的

率先,你只好证实偏移量是独特的的。。

而且,输入/输入消息被使安全在记录中以RE被射中。,不要在怀抱添加结成逻辑。。记录组的任务可以最大限制地使安全偏移约束。(以同一的方法),如上所述,不要把记录IOB将义卖期的限制局限。)

假定不克不及安抚,您可能性必要评定打卡和消息的评定相位。。你可以应用DCM Phase 代替物评定打卡评定相位或idelay评定消息阶段。

一组选集可以成心计划在内侧的的使获得座位。,低位无效位,高效位外面的,而缺点计划内部引脚使获得座位。

假定外面的办法都曾经应用而且离目的还差稍许的点,而且您可以尝试应用器的少量的属性。,譬如:

map 
  * Timing Driven Packing
  * Effort Level, Extra Effort
  * Global Optimization
  * Allow Logic Optimize Across Hierarchy
  * Combinational Logic Optimization
  * Cost Table
par 
  * Effort Level
  * Extra Effort

你也可以应用MPPR或Xplorer停止多少次最好的总算。

假定所大约尝试都无法安抚在前征募的时序目的,也许是时辰重行思索下面所说的事目的能否有理了。。

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